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    2019-04-16计面临三-重挑战 EDA工具随需应变

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      2.2 中国市场各向异性磁阻(AMR) 传感器主要厂商2018和2019年产量、产值及市场份额2.2.1 中国市场各向异性磁阻(AMR) 传感器主要厂商2018和2019年产量列表

      芯片设计正在面临复杂性日益提高、低功耗设计需求无处不在、混合信号产品比例越来越大这三方面的挑战。EDA(电子设计自动化)工具也正在有针对性地进行创新,来满足芯片设计工程师的需求。3C(通信、计算机和消费电子)产品是目前市场增长的主要推动力,而这些产品具有集成多种功能、低功耗、生命周期短以及小尺寸等特点,为这类产品中的芯片提出了新的课题,增加了芯片的设计复杂度。而按照摩尔定律,芯片企业正在向更小的技术节点转换,即开展65nm,甚至是45nm产品的设计。这些新设计的复杂性主要表现在以下几个方面:设计规模极为庞大,动辄上千万门以及成百上千个IP(半导体知识产权)宏模块;就物理设计而言,大多采用层次化物理设计流程,包括多个环节,像RTL(寄存器传输层)和具有物理实现意识的综合、面向测试的设计(DFT)、时钟树综合、功率网格设计、布线、信号完整性分析、功率分析以及设计的收敛,这些过程都非常耗时,仅生成一个布局规划图及其相应的物理实施就能轻易地耗费掉一个月左右的时间。而与此相反,为满足市场的要求,设计的周期不但没有增加,而且还在迅速缩短。例如,在20世纪90年代,IC(集成电路)设计的平均周期为两年;到前几年,平均周期缩短到一年;而在现阶段,设计的周期只有6个月,因此,IC设计公司还面临着产品上市时间的压力。设计一旦延迟,产品很可能就失去了好的市场机遇。为此,目前先进的EDA工具要具备几大功能:一方面它们要提供高容量、高性能的数字集成设计能力,完成更先进产品的设计;另一方面,它们需要做到面向测试的设计,具有可预见性,并对可实现性能够尽早反馈。而低功耗设计也是业界的一个热点主题。实现最优化的低功耗设计需要在设计流程的不同阶段进行权衡,时序对功率和面积对功率等因素的折中就是一个典型例子。成功的功率敏感设计要求工程师们具备准确、高效地完成这些决断的能力。为了能够达到这一目的,设计师需要被授权使用正确的低功耗分析和最优化引擎,这些功能要求被集成在整个RTL(寄存器传输层)到GDSI(物理级版图)的流程中,而且要贯穿全部流程。而EDA工具厂商也不断在这方面进行努力。此外,混合信号芯片的比例越来越高。相关市场调研公司预测,在65nm芯片设计中,约有50%的设计工作是混合信号设计。这样一来,如何打破原来模拟设计流程与数字工作完全隔离的状态,提供把模拟和数字信号设计紧密整合为一体的EDA工具将成为EDA厂商不断创新和完善的目标。设计的复杂性、上市时间以及成本的压力需要EDA工具提供高容量、高性能的数字集成设计能力以及高度的可预测性、可靠性验证。这样一方面可以帮助客户实现更先进产品的设计,另一方面能够规避产品设计的制造风险,缩短产品上市时间。没有EDA工具的帮助,设计公司想做低功耗产品是很难的。用低功耗的流程来做设计,产品至少可以减少50%的功耗。3年前我们把低功耗的实践加以总结,正式形成了一套理论,把我们自己的工具各个环节全部做在一起,整合起来,形成了一整套低功耗技术。同时我们也与产业链、设计链的公司合作,把整个低功耗的一套方法和这些公司交流,比如IP公司ARM和代工厂中芯国际,我们都与他们保持密切合作。我们把业界的伙伴联合起来,一起来解决低功耗的问题,这是一个产业化的模式。低功耗是把我们整个工具的结构改变,而不是简单地加一项进去,单纯加一项进去可能会改变时序,会影响它的功能。因此,芯片的功能、时序、功耗这三个方面要一起考虑。而且功耗不是只在后端物理实现的时候才考虑,在前端做功能性设计、结构性设计和逻辑性设计的时候也要考虑。我们起步比较早,目前在一些比较先进的低功耗芯片市场我们的份额非常高,大家都用Cadence的产品做一些比较先进的低功耗芯片。我们的工具之所以可以实现低功耗,是因为在做逻辑设计和物理设计时,有关低功耗的功能就已经设计在工具里,逻辑集成、数据布线、仿真等都有低功耗的特征在里面,这是一个趋势。我们在3年前推出了CPF(通用功率格式)的最早版本,CPF是一种方法,我们把它应用到工具里面。CadenceEncounter最新的数字IC设计平台7.1版在Encounter6.2版的基础上增加了许多业内领先的功能,把客户从复杂设计的困扰中解放出来,能够专注于他们的核心竞争力———设计创新之中。此外,Cadence设计系统公司最近宣布推出C-to-SiliconCompiler(编译器),这是一种高端综合产品,能够让设计师在创建和复用系统级芯片IP的过程中,将生产力提高10倍。这种重要的新功能对于开发新型SoC(系统级芯片)和系统级IP,用于消费电子、无线和有线网络市场的公司尤其可贵。通过与合作伙伴开发相关产品证实,C-to-SiliconCompiler可提高设计质量,减少设计时间。针对半导体工艺技术不断提高,Cadence新工具能也能适应32纳米设计,但后续工程如布线等要求不同,需要与Cadence后续工具结合。同时为保证最好的性能,此款新工具最好能与Cadence其他工具结合,因为Cadence进行了全盘优化,若与其他公司工具结合,可能需要多花一些时间进行优化。低功耗是集成电路设计的一个热点,目前在超大型超复杂的设计过程中,实现可靠的电源网络和最小的功率消耗已经成为设计团队面临的主要挑战。实现最优化的低功耗设计需要在设计流程的不同阶段权衡,成功的功率设计要求工程师准确高效地进行权衡。为了能够达到这一目的,设计师需要被授权使用正确的低功耗分析和最优化引擎,这些功能要求被集成在整个RTL到GDSII的流程中,而且要贯穿全部流程。在设计流程中,所有的功率工具都相互完全集成在一起,同时与其他的分析和实施引擎整合在一起以实现多目标并行优化。如果由于缺乏一个整合的设计环境而无法解决这些相互关系中的任一环节,那么就会在激烈市场竞争中被竞争对手的低功耗设计击败。当前,模拟设计流程及其团队与数字工作是完全隔离的。模拟集成电路很大程度上仍然是全部定制,而且需要艰辛的手工草图绘制。在传统的混合信号设计流程中,芯片完工修整需要手工干预,是相当耗时的一项工作,这对混合信号设计来说是一个非常大的挑战。在一个真正的混合信号环境中,所有的模拟/数字设计以及验证引擎应该采用统一的数据库。为了满足当前高端混合信号设计的要求,这种解决方案很明显必须具备极高的容量和性能,例如在1分钟甚至更短时间内加载整个数据库、在数秒内完成全部模拟和数字层的刷新等。在全芯片层,设计环境必须在芯片完成阶段支持自动全局布线;此外,系统还必须支持全芯片混合信号提取和仿线nm的集成电路设计,其设计规模极其庞大,动辄上千万门以及成百上千个IP宏模块。就物理设计而言,大多采用层次化物理设计流程,经常需要重新延长物理实施中的绝大部分任务,它们都耗时数周,而且重新延长整个设计并不是什么稀罕的事,事实上是经常发生的,包括从头开始创建一个全新的布局规划图。工艺过程的可变性、光刻技术、制造和良率问题是65nm以及45nm的设计复杂性另一方面的表现。工艺过程一系列化学机械研磨步骤引起整个晶圆表面以及晶粒表面厚度的变化,光刻效果成为影响制造可变性的最大贡献因素。所有这些影响的结果都会导致时序、噪音、功率损耗以及良品率的偏差。

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